本研究提出一侷限型結構之相變化記憶體元件，以金屬銅當作下電極，並搭配結晶方式為成長主導的相變化材料，藉由此特殊設計的結構，來改進元件非晶化所需的高操作功率並提升元件結晶化時的速度。
以COMSOL有限元素(finite element)模擬分析軟體，來進行該結構之相變化記憶體Set與Reset的模擬研究，在模擬所使用的材料參數中，利用3ω薄膜熱傳導係數量測實驗，來求得相變化材料的熱傳導係數，輸入材料參數與建立元件模型之後，便可設計Set動作與Reset動作的流程，以此流程模擬在特定的電壓脈衝施加下，元件內部的溫度變化。
有了Set與Reset的流程之後，便可透過模擬來比較不同元件模型之間的差異，藉此討論本研究中提出的元件結構的優勢，還有改變記憶層厚度或元件via的尺寸寬度，對於記憶體操作的影響。最後引用實驗室未發表的相變化材料靜態測試結果，搭配本研究的模擬，說明元件10 ns快速寫入/擦拭的可行性。

This study proposed a confined structure of phase change random access memory (PRAM). We used growth-dominant phase change material (PCM) and copper bottom electrode for the device. By adopting this structure design, we were able to reduce the high power of amorphization pulse and shorten the crystallization programming time.
The set and reset operations of PRAMs were studied using COMSOL finite-element simulation program. We used the 3ω thermal conductivity measurement to get thermal conductivity of our phase change material. After inputting the materials parameters and building the simulation device models, we can use set and reset operations to retrieve the temperature distributions in the cells. Through these temperature data, we acquire the data of smallest set and reset voltage, set/reset resistance ratio and temperatures at specific time to analyze the operation of PRAM.
After comparing different device models, we obtained the optimized thickness of phase change layer, understanded the via size effect and confirmed the advantages of confined structure with copper electrode. Finally, accompanied with the static test result of PCM, we successfully demonstrated the potentials of 10 ns write/erase speed PRAM by simulations.

摘要 I
Abstract II
目錄 III
圖目錄 VII
表目錄 IX
第一章 序論 1
1.1 簡介 1
1.2 優勢分析 4
1.3 發展歷程 5
第二章 文獻回顧 11
2.1 相變化記憶體基本原理與特性 11
2.1.1 操作原理 13
2.1.1.1 Set(寫入)(crystalline→amorphous)(0→1) 14
2.1.1.2 Reset(擦拭)(amorphous→crystalline)(1→0) 14
2.1.1.3 Read(讀取)(不改變材料狀態) 15
2.1.2 電性表現I-V曲線與R-V(或R-I)曲線 15
2.1.3 可靠度 – 資料耐久度和循環寫擦能力 18
2.1.4 資料寫入和擦拭速率 21
2.2 相變化層材料選擇 23
2.2.1 Ge2Sb2Te5相變化層材料 23
2.2.2 GeSb相變化層材料 24
2.2.3 Si-doped GeSb9相變化層材料 26
2.3 元件結構 29
2.3.1 蘑菇狀結構(mushroom structure) 30
2.3.2 三明治結構(sandwich structure) 31
2.3.3 侷限結構(confined structure) 32
2.4 元件材料特性與尺寸效應之關係 34
2.4.1 尺寸微縮對結晶溫度的影響 35
2.4.2 尺寸微縮對熔點的影響 36
2.4.3 尺寸微縮對熱傳導係數的影響 37
2.4.4 尺寸微縮對臨界電壓(threshold voltage)的影響 37
2.5 元件電性表現與元件尺寸之關係 38
2.6 元件模擬 38
2.7 研究目的 44
第三章 模擬參數取得實驗和模擬方法 46
3.1 模擬參數取得實驗步驟 47
3.1.1 試片基板清洗 48
3.1.1.1 矽晶圓基板清洗 48
3.1.1.2 載玻片清洗 49
3.1.2 薄膜鍍製 49
3.1.2.1 直流磁控濺鍍Si-doped GeSb9 49
3.1.2.2 電子鎗真空蒸鍍SiO2、Ti、Au 50
3.1.3 快速加熱退火爐(RTP) 51
3.1.4 3ω量測用試片製作 51
3.2 量測分析 55
3.2.1 α-Step 鍍膜速率與膜厚量測 55
3.2.2 掃描式電子顯微鏡 SEM 55
3.2.3 3ω薄膜熱傳導量測 55
3.3 使用儀器介紹 59
3.3.1 六吋真空磁控濺鍍系統 59
3.3.2 快速加熱退火爐 (RTP) 61
3.3.3 表面輪廓儀 (α-Step) 61
3.3.4 掃描式電子顯微鏡 (SEM) 61
3.3.5 光阻製程罩幕對準系統 61
3.4 模擬流程 62
3.4.1 COMSOL有限元素分析軟體 63
3.4.1.1 電流連續方程式 63
3.4.1.2 熱傳輸方程式 64
3.4.2 模型建立 64
3.4.2.1 邊界條件與脈衝條件 66
3.4.2.2 材料參數設定 68
3.4.2.2.1 非晶相Si-doped GeSb9熱傳導係數假設 68
3.4.2.2.2 非晶相Si-doped GeSb9導電率假設 69
3.4.2.2.3 相變化層材料其他參數假設 70
3.4.2.3 模擬前的假設條件 73
3.5 Set與Reset模擬方法 74
3.5.1 讀取電壓脈衝 74
3.5.2 Set模擬 75
3.5.3 非晶相的特殊電性行為 76
3.5.4 Reset模型 77
3.6 模型分析 78
3.6.1 下電極材料對於記憶體元件的影響 78
3.6.2 相變化層厚度對記憶體元件操作的影響 79
3.6.3 元件尺寸寬度對記憶體元件的影響 80
第四章 結果與討論 83
4.1 模擬參數取得實驗結果與討論 83
4.1.1 鍍膜速率與膜厚分析 83
4.1.1.1 α-Step膜厚量測分析 83
4.1.1.2 掃描式電子顯微鏡膜厚分析(SEM) 84
4.1.2 3ω薄膜熱傳導量測結果 85
4.2 Set模擬結果與討論 88
4.2.1 步驟一 88
4.2.2 步驟二 89
4.2.3 步驟三 89
4.2.4 步驟四 90
4.2.5 步驟五 93
4.2.6 Set模擬結果探討 93
4.3 非晶相的特殊電性行為 98
4.4 Reset模式說明與結果 102
4.5 下電極材料對於記憶體元件的影響 103
4.6 相變化層厚度對記憶體元件的影響 108
4.7 元件尺寸寬度對記憶體元件的影響 113
4.8 10 ns快速寫擦元件 118
第五章 結論 124
參考文獻 126

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