超寬頻射頻接收機包含了天線、濾波器（Filter）、低雜訊放大器（Low Noise Amplifier，LNA）、混波器（Mixer）、合成器（Synthesizer）、A/D轉換器（Converter）等電路。其中低雜訊放大器作為接收機前端電路的第一級，對整體電路的性能影響至關重要。
本論文所設計之低雜訊放大器採用了TSMC 0.18μm CMOS製程技術。為了使電路能應用于超寬頻，即操作在3.1GHz~10.6GHz頻段中，電路第一級採用了common-gate架構來做到寬頻的輸入匹配，電路第二級與第一級採用了current reused的架構來降低功耗，同時增大電路增益，電路還採用了電感進行擴展頻寬，最後採用源極隨耦器做輸出阻抗匹配。
為了使低雜訊放大器接雙平衡混波器，本論文還設計了主動Balun，將低雜訊放大器的單端輸出轉為雙端差動輸出。主動Balun採用的補償電容來降低雙端輸出的不匹配。同時為了便於量測，本論文還在Balun之後設計了緩衝器，使得輸出阻抗能夠匹配到50Ω。
電路晶片使用點探針進行量測，其量測結果顯示：在實際量測頻寬（2GHz~8GHz）內，S21參數為8~13dB，雜訊係數為6~8dB，IIP3為-13dBm；而雙端輸出的增益差小於3dB，相位差小於10°；電路全部功耗為23.1mW。

第一章 序論 1
1.1研究背景與發展與現況 1
1.1.1 超寬頻技術的發展歷史 1
1.1.2 超寬頻低雜訊放大器的研究現況 3
1.2研究動機 5
1.3論文章節架構 6
第二章 LNA電路考量與設計原理 8
2.1 雜訊 8
2.1.1 雜訊的基本原理 8
2.1.2 雜訊的分類 9
2.1.3 雜訊指數的計算 11
2.1.4 MOS晶體管的雜訊模型 13
2.2 S參數 14
2.3非線性 15
2.3.1 1dB壓縮點 16
2.3.2 IIP3 17
2.4穩定性 19
第三章 LNA電路架構與設計流程 21
3.1 LNA電路架構簡介 21
3.2 電路設計流程 22
3.3 LNA電路設計 24
3.3.1 Common gate 25
3.3.2 Current-reused 26
3.3.3 Bandwidth extension 27
3.3.4 模擬結果 29
3.4 Balun電路設計 30
3.5 Buffer電路設計 32
第四章 LNA電路的模擬結果與佈局 33
4.1 製程corner變異（TT/FF/SS）下的模擬結果 33
4.1.1 TT corner下的post simulation 33
4.1.2 FF corner下的post simulation 35
4.1.3 SS corner下的post simulation 37
4.2電壓變異（±10%）的模擬結果 39
4.2.1 Vdd電壓變異下的post simulation 39
4.2.2 Vb電壓變異下的post simulation 40
4.3 各項模擬結果對比 40
4.4 LNA電路佈局 41
第五章 量測結果與分析討論 43
5.1 量測考量及量測配置 43
5.1.1 量測儀器 43
5.1.2 S參數量測配置 44
5.1.3 Noise Figure量測配置 44
5.1.4 IIP3量測配置 45
5.2量測結果與分析 45
5.2.1 S參數量測結果 46
5.2.2 Noise Figure的量測結果 53
5.2.3 IIP3的量測結果 55
5.2.4 量測結果總結 55
第六章 結論 57
6.1 結論 57
6.2 未來研究方向 58
參考文獻 59

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