中文摘要
研究所別:電機工程學系
論文名稱: 一個離散時間二階前饋三角積分類比數位轉換器
指導教授:朱大舜 博士
研究生:101061569,謝乙豪
隨著科技的進步，製程日漸更新，在同樣的面積下能夠設計的電路也越來越多，效能也越來越好。也因為這樣的科技進步，許多人願意嘗試進行將大系統整合在一塊晶片的設計方式，而若是要將系統處理過的訊號放進電腦進行分析處理，則必須要使用類比數位轉換器，因此類比數位轉換器為大自然世界與數位電腦之間不可或缺的橋樑，又隨著醫學快速的發展對於生理訊號量測需求逐漸提高。本論文設計一個取樣頻率10MHz，訊號頻寬20kHz，超取樣率(OSR)為256的二階前饋三角積分類比數位轉換器，主要應用在生醫感測。透過交換式電容(Switch Capacitor)電路實現離散時間系統的三角積分類比數位轉換器，在設計上受到時脈抖動(Clock Jitter)和額外延遲(Excess Loop Delay)的影響較小但是在放大器的增益頻寬乘積的要求卻較高，因此在對低速應用上能設計出解析度較高的系統。整體的架構中包含了放大器、比較器、類比開關……等等。透過各種非理想效應的影響並加入進去系統模擬，例如，時脈饋穿(Clock Feedthrough)、時脈抖動(Clock Jitter)、放大器有限增益(Gain)、放大器有限增益頻寬積(Gain Bandwidth Product)、KT/C……等等，經由這些考慮可以先制定出放大器的規格，另外架構的選擇選用Full Feed-forward低失真架構大幅降低整體系統對放大器的規格要求並漸少積分器飽和所造成的失真。本論文採用TSMC 0.18um CMOS標準製程進行設計，並以Cadence Spectre軟體進行電路模擬。最後利用Full-Customer設計的技術來實踐整體電路，實際電路操作電壓在1.8V，訊號頻寬20kHz，訊號雜訊比SNR>95dB，有效位元達到15bit以上，整體平均功率消耗為3.06mW，效能指標(FoM)為1.06pJ/conv.，整體布局面積0.7x0.67〖 mm〗^2

Abstract(英文摘要)

As technology advances, the process gradually updates, more and more circuits can be design in the same area, and the performance is getting better and better. With this scientific and technological progress, many people are willing to try to carry out large-scale system integrated in one chip design, but if they want to put the signal into a computer for analysis and processing, they must use the analog to digital converter. So analog to digital converter is the essential bridge between nature world and digital world. Due to the rapid development of medical technology, the requirement of the physiological signal measurement promote gradually. In this thesis, a sampling frequency of 10MHz, the signal bandwidth of 20kHz, and oversampling ratio (OSR) for 256 of the second-order delta-sigma analog-to digital converters, mainly used in biomedical sensing. The discrete-time system of Delta Sigma analog to digital converter is implemented by switch capacitor circuit. The affect by the clock jitter and additional delay (Excess Loop Delay) is small, but the gain bandwidth requirement of the amplifier is higher. So the high-resolution system can be designed for the low-speed application. The whole architecture includes amplifiers, comparator, analog switches ...... and so on. Add many kinds of non-ideal effects into the system to simulate like Clock Feedthrough, Clock Jitter , Finite Gain , Limited Gain bandwidth Product, Thermal noise...... and so on to formulate the amplifier specification. And then the choice of this work, Full Feed -forward low distortion structure, significantly reduces overall system amplifier specifications and the distortion of the integrator overload. This paper uses a standard TSMC 0.18um CMOS process design, and Cadence Spectre software for circuit simulation. Finally the technique of Full- Customer design implement the whole circuit. The circuit operating voltage at 1.8V, signal bandwidth 20kHz, signal to noise ratio SNR> 95dB, effective number of bits reach more than 15bits , the overall average power consumption is 3.06mW, the figure of merit (FoM) is 1.06 pJ/conv. and the total Layout area is 0.7x0.67〖 mm〗^2

目錄
中文摘要 I
Abstract(英文摘要) II
目錄 III
第一章:簡介 1
1.1 研究動機 1
1.2 論文大綱 2
第二章: 研究背景以及相關研究介紹 3
2.1 ADC性能標準 3
2.1.1 訊號雜訊比(signal-to-noise-ratio ,SNR) 3
2.1.2 訊號雜訊諧波失真比(signal-to-noise and distortion ratio ,SNDR) 3
2.1.3無雜訊動態範圍(spurious-free dynamic range ,SFDR) 4
2.1.4總諧波失真(total harmonic distortion ,THD) 4
2.1.5動態範圍(dynamic range) 5
2.1.6有效位元數(Effective Number of Bits ,ENOB) 5
2.1.7品質因數(Figure of Merit ,FOM) 5
2.2 Delta Sigma簡介 6
2.2.1 傳統奈奎斯特ADC介紹 6
2.2.2 Delta 調變器 8
2.2.3 Delta Sigma調變器 8
2.3 Delta Sigma理論 9
2.3.1 Nyquist-rate取樣理論 9
2.3.2 Oversampling取樣理論 12
2.3.3 Noise Shaping理論 14
2.4 Delta Sigma調變器 17
2.4.1 Delta Sigma調變器 17
2.4.2 一階Delta Sigma調變器 19
2.4.3 二階Delta Sigma調變器 20
2.4.4 高階Delta Sigma調變器 22
2.5 穩定度分析 24
2.5.1 線性化根軌跡分析 24
2.5.2 NTF雜訊轉移函數的頻帶外增益 26
第三章: Delta Sigma ADC架構介紹及比較 27
3.1 單迴路架構single loop 27
3.1.1 二階CIFB(Chain of integrators with distributed feedback)架構 28
3.1.2 二階CIFF (Chain of integrators with feed-forward)架構 29
3.2 串疊架構Cascade 30
3.2.1 二階串疊架構 31
3.3 低通(Lowpass)和帶通(Bandpass)Delta Sigma 調變器介紹 33
3.4 離散時間和連續時間Delta Sigma ADC介紹 34
3.5 DAC架構比較 37
第四章: Delta Sigma ADC系統層面模擬與非理想性討論 40
4.1 系統規格 40
4.2 非理想效應 41
4.2.1有限開關導通電阻(Finite on_resistance) 41
4.2.2 通道電荷注入(Charge Injection) 42
4.2.3 時脈抖動(Clock Jitter) 43
4.2.4 時脈饋穿(Clock Feedthrough) 44
4.2.5 熱雜訊(Thermal Noise) 45
4.2.6 閃爍雜訊(Flicker Noise) 46
4.2.7 運算放大器非理想 47
4.2.8 額外延遲(Excess Loop Delay) 55
4.2.9 電容不匹配(Mismatch) 58
4.3 系統層面模擬 58
4.4 雜訊分析 64
第五章: 電路架構設計與模擬 69
5.1 交換電容式積分器 69
5.2 自動歸零(Auto_zeroing)交換電容式積分器架構 72
5.3 取樣電容評估 73
5.4 開關電阻評估 74
5.5 放大器評估與設計 76
5.6 比較器設計 82
5.7 單位元數位類比轉換器設計 85
5.8 加法器設計 86
5.9 時脈產生器設計 87
5.10 完整電路模擬 89
5.11 完整佈局圖 94
第六章: 結論和未來發展 95
6.1 結論 95
6.2 未來發展 95
參考文獻 96
圖目錄
圖1-1資料轉換過程 ..1
圖2- 1類比數位轉換器輸出做FFT結果 4
圖2-2 SNR/SNDR對輸入訊號振幅的關係圖 5
圖2-3 ADC示意圖 6
圖2-4 anti-aliasing filter示意圖 6
圖2-5 不同取樣頻率取樣後的頻譜圖 7
圖2-6 量化器示意圖 7
圖2-7 Delta調變器 8
圖2-8 Delta調變器問題 8
圖2-9 Sigma Delta / Delta Sigma 調變器 9
圖2-10 ADC示意圖 9
圖2-11 量化雜訊轉換曲線 10
圖2-12 量化雜訊機率密度函數圖 10
圖2-13 量化雜訊功率頻譜密度圖 11
圖2-14 Nyquist-rate和Oversampling頻寬內量化雜訊頻譜密度差異 13
圖2-15 Nyquist-rate和Oversampling的anti-aliasing示意圖 13
圖2-16不同OSR對訊號頻寬內的雜訊影響 14
圖2-17 一階Delta Sigma調變器 15
圖2- 18 線性一階Delta Sigma調變器 15
圖2-19 一階Delta Sigma調變器 16
圖2-20 Nyquist-rate Oversampling和Noise shaping頻寬內量化雜訊差異 16
圖2-21 Delta Sigma ADC方塊圖 17
圖2-22 Delta Sigma ADC 訊號轉換過程 18
圖2-23 二階Delta Sigma調變器 20
圖2-24 不同階數的NTF 22
圖2-25 n階Delta Sigma 調變器 22
圖2-26 量化器分解成本身變動增益k跟量化雜訊兩部分的線性模型 24
圖2-27 一階二階三階的根軌跡圖 26
圖3-1單迴路架構的Delta Sigma調變器架構示意圖 27
圖3-2 分散回授架構圖 28
圖3-3 前饋架構圖 28
圖3-4 CIFB二階線性模型圖 28
圖3-5 CIFF二階線性模型圖 29
圖3-6 串疊架構的Delta Sigma調變器示意 30
圖 3-7 二階MASH模型 31
圖 3-8 低通(LP)和帶通(BP)Delta Sigma調變器及其NTF方程式 33
圖3-9 離散時間Delta Sigma ADC方塊圖 34
圖3-10 連續時間Delta Sigma ADC方塊圖 34
圖3-11 原本和修正後等效的Delta Sigma調變器 35
圖3-12 化簡圖3-11修正後的等效模型 35
圖3-13 連續時間Delta Sigma調變器內建抗交漣濾波器sinc函數波型 36
圖3-14 類比數位轉換器方形脈衝響應圖 37
圖3-15 NRZ和RZ脈衝響應圖 37
圖4-1 交換電容式積分器示意圖 41
圖4-2 電荷注入效應(Charge injection) 42
圖4-3 時脈抖動(Clock Jitter) 43
圖4-4 時脈饋穿(Clock feedthrough) 44
圖4-5 開關電阻熱雜訊 45
圖4-6 取樣電路等效低通濾波器分析 45
圖4-7 閃爍雜訊示意圖 46
圖4-8 轉折頻率示意圖 47
圖4-9 RC積分器 47
圖4-10 交換電容積分器(Switch Cap Integrator) 49
圖4-11 放大器直流增益和SNR關係圖 50
圖4-12 交換電容式積分器充電狀態時步階響應的小訊號示意圖 50
圖4-13 步階響應充電示意圖 52
圖4-14 雜訊轉移方程式受積分器漏電影響示意圖 54
圖4-15 非歸零(NRZ)和歸零(RZ)受額外迴路延遲影響示意圖 55
圖 4-16 非歸零(NRZ)受額外迴路影響分析 56
圖4-17 二階的CIFF架構 56
圖4-18 一階Full Feedforward架構 58
圖4-19 傳統Feedforward 和 Full Feedforward STF比較 59
圖4-20二階Full Feedforward架構 60
圖4-21 一般的三角積分器方塊圖 60
圖4-22 不同OBG的極零點位置和雜訊轉移方程式 61
圖4-23 選擇係數的系統模擬 63
圖4-24 各級積分器輸出振幅 63
圖4-25 交換動容積分器取樣和積分示意圖 64
圖4-26 Full Feedforward架構考慮雜訊示意圖 64
圖4-27 各個雜訊源的(NTF)雜訊轉移方程式 68
圖5-1延遲非反向(Delaying Non-Inverting)交換電容積分器 70
圖5-2反向非延遲(Inverting Non-Delaying) 交換電容積分器 70
圖5-3 交換電容是積分器電荷流動示意圖 71
圖5-4 有自動歸零(Auto zeroing)的交換電容式積分器示意圖 72
圖5-5 沒有自動歸零架構(左)和有自動歸零架構(右)之模擬比較 73
圖5-6 傳輸閘開關取樣電路示意圖 74
圖5-7 RC取樣電路充放電示意圖 75
圖5-8 CMOS互補式開關等效導通電組 76
圖5-9 雙級常數轉導放大器 79
圖5-10 共模迴授電路 79
圖5-11 放大器增益相位模擬 81
圖5-12 放大器輸入相關雜訊模擬 81
圖5-13 靜態比較器架構圖 82
圖5-14 類比栓鎖器示意圖 83
圖5-15 當輸入訊號振幅為0.5V時比較器輸出模擬 84
圖5-16當輸入訊號振幅為0.1mV時比較器輸出模擬 84
圖5-17 單位元類比數位轉換器架構 85
圖5-18 開關電容加法器電路 86
圖5-19 下板採樣分析圖 87
圖5-20 非重疊時脈產生器 88
圖5-21 非重疊時脈模擬圖 88
圖5-22 Full Feedforward架構時域分析圖 89
圖5-23 Full Feedward 電路架構圖 91
圖5-24 FFT模擬圖 92
圖5-25 各級積分器輸出振幅 93
圖5-26 完整電路佈局圖 94
表目錄
表2-1 ADC架構分類 12
表3-1 單迴路架構single loop和串疊架構Cascade的比較 32
表3-2 連續時間和離散時間的Delta Sigma調變器比較 39
表4-1 系統規格 40
表4-2 各區塊非理想效應 41
表4-3 IIT(Impulse Invariant Transformation)Z-Domain to S-Domain轉換表 57
表4-4 二階迴路係數 62
表5-1 放大器規格 78
表5-2 各種放大器架構分類表 78
表5-3 放大器模擬結果 80
表5-4 前饋係數 86
表5-5係數選擇和所使用的電容大小 90
表5-6 Full Feedward 電路架構模擬結果 92

參考文獻
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