在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊區等部分的寄生 區等部分的寄生 區等部分的寄生 電容 的比例卻大提升， 的比例卻大提升， 的比例卻大提升， 的比例卻大提升， 的比例卻大提升， 影響訊號在高速傳輸的完整 影響訊號在高速傳輸的完整 影響訊號在高速傳輸的完整 影響訊號在高速傳輸的完整 影響訊號在高速傳輸的完整 影響訊號在高速傳輸的完整 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 機台測量到，因此如何精準微小的 機台測量到，因此如何精準微小的 機台測量到，因此如何精準微小的 機台測量到，因此如何精準微小的 機台測量到，因此如何精準微小的 機台測量到，因此如何精準微小的 機台測量到，因此如何精準微小的 機台測量到，因此如何精準微小的 寄生 電容是目前急迫需要的。 電容是目前急迫需要的。 電容是目前急迫需要的。 電容是目前急迫需要的。 電容是目前急迫需要的。 電容是目前急迫需要的。
本篇論文中 本篇論文中 回顧了過去的電容量 測法，分別有直接路回顧了過去的電容量 測法，分別有直接路回顧了過去的電容量 測法，分別有直接路回顧了過去的電容量 測法，分別有直接路回顧了過去的電容量 測法，分別有直接路回顧了過去的電容量 測法，分別有直接路回顧了過去的電容量 測法，分別有直接路回顧了過去的電容量 測法，分別有直接路回顧了過去的電容量 測法，分別有直接路回顧了過去的電容量 測法，分別有直接路回顧了過去的電容量 測法，分別有直接路回顧了過去的電容量 測法，分別有直接路測法與 電荷式容量測法 電荷式容量測法 電荷式容量測法 電荷式容量測法 ，並提出目前現有量測法上的一些缺點大部 ，並提出目前現有量測法上的一些缺點大部 ，並提出目前現有量測法上的一些缺點大部 ，並提出目前現有量測法上的一些缺點大部 ，並提出目前現有量測法上的一些缺點大部 ，並提出目前現有量測法上的一些缺點大部 ，並提出目前現有量測法上的一些缺點大部 ，並提出目前現有量測法上的一些缺點大部 ，並提出目前現有量測法上的一些缺點大部 ，並提出目前現有量測法上的一些缺點大部 ，並提出目前現有量測法上的一些缺點大部 ，並提出目前現有量測法上的一些缺點大部 分都是 受限於機台靈敏度的關係導致 受限於機台靈敏度的關係導致 受限於機台靈敏度的關係導致 受限於機台靈敏度的關係導致 受限於機台靈敏度的關係導致 受限於機台靈敏度的關係導致 測試結構 測試結構 所需的面積過大 所需的面積過大 所需的面積過大 所需的面積過大 ，且無法 ，且無法 ，且無法 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 之相關性 之相關性 。
因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 比之關係，利用類似快 比之關係，利用類似快 比之關係，利用類似快 比之關係，利用類似快 比之關係，利用類似快 比之關係，利用類似快 比之關係，利用類似快 閃記憶體的結構：控制閘極 電壓耦合浮動閃記憶體的結構：控制閘極 電壓耦合浮動閃記憶體的結構：控制閘極 電壓耦合浮動閃記憶體的結構：控制閘極 電壓耦合浮動閃記憶體的結構：控制閘極 電壓耦合浮動閃記憶體的結構：控制閘極 電壓耦合浮動閃記憶體的結構：控制閘極 電壓耦合浮動閃記憶體的結構：控制閘極 電壓耦合浮動閃記憶體的結構：控制閘極 電壓耦合浮動閃記憶體的結構：控制閘極 電壓耦合浮動閃記憶體的結構：控制閘極 電壓耦合浮動量測出 ID-VG曲線， 來推測出電晶體的寄生容。在接下分析會先 來推測出電晶體的寄生容。在接下分析會先 來推測出電晶體的寄生容。在接下分析會先 來推測出電晶體的寄生容。在接下分析會先 來推測出電晶體的寄生容。在接下分析會先 來推測出電晶體的寄生容。在接下分析會先 來推測出電晶體的寄生容。在接下分析會先 來推測出電晶體的寄生容。在接下分析會先 來推測出電晶體的寄生容。在接下分析會先 來推測出電晶體的寄生容。在接下分析會先 來推測出電晶體的寄生容。在接下分析會先 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤原因。

To scale CMOS field-effect transistors (FETs) well into the sub-20nm region, multi-gate structure, such as, FinFET is adapted as the mainstream technology solution for the suppression of short channel effects and maintaining high-gate control ability. However, due to the 3D structures, which are placed in close proximity, parasitic capacitance increases drastically. Unwanted and unavoidable parasitic capacitance exists in a transistor and limits device performance. Therefore, how to characterize and extract parasitic capacitance of FinFETs becomes an important issue.

In this work, first of all, some capacitance measurement methods will be reviewed and point out all drawbacks of these measurement methods, and then a new parasitic capacitance measurement method by metal-gate coupling structure is proposed. By the relationship between sub-threshold swing and coupling ratio and a flash-memory-like test structure, FinFET parasitic capacitance can be extracted and calibrated.

內文目錄
摘要 i
Abstract ii
致謝 iii
內文目錄 iv
附圖目錄 vi
附表目錄 viii
第一章 序論 1
1.1 先進立體結構電晶體之發展與介紹 1
1.2 研究動機 2
1.3 論文大綱 3
第二章 電容萃取技術發展與回顧 4
2.1 直接量測法 4
2.2 電路量測法 4
2.3 電荷式電容量測法 5
2.4 小結 6
第三章 幾何結構效應與虛設結構之探討 10
3.1 模擬工具介紹 10
3.2 寄生電容之分析 10
3.3 平行電容之研究 11
3.3.1 結構簡介 11
3.3.2 結構改變與邊緣場效應之影響 12
3.3.3 電容修正 13
3.4虛設結構之影響 13
3.5電容量測方法之介紹 15
3.5.1量測方法與結構介紹 15
3.5.2測量結果 15
3.6 小結 16
第四章 耦合閘極電容量測法之分析 40
4.1 耦合閘極電容量測法之介紹 40
4.1.1 結構介紹 40
4.1.2原理介紹 40
4.2模擬分析 41
4.2.1 模擬結構介紹 41
4.2.2 模擬結果分析 42
4.3 量測分析 43
4.3.1量測環境介紹 43
4.3.2 量測結構介紹 43
4.3.3量測結果分析 44
4.4 問題討論與分析 44
4.4.1 陷阱電荷與流動離子之影響 45
4.4.2 高溫應力驅趕陷阱電荷之分析 45
4.4.3 高壓應力驅趕陷阱電荷之分析 46
4.5小結 47
第五章 總結 71
5.1 耦合閘極電容量測法與其他量測法之比較 71
5.2 結語與未來展望 71
參數表 73
參考文獻 74

[1] International Technology Roadmap for Semiconductors, ITRS, Denver, CO, USA, 2011.
[2] C. H. Wann et al., “A Comparative Study of Advanced MOSFET Concepts,” IEEE Transactions on Electron Devices, vol. 43, no. 10, pp. 1742–1753, Oct. 1996.
[3] Q. Lu et al., “Dual-Metal Gate Technology for Deep-Submicron CMOS Transistor,” in VLSI Symp. Tech. Dig., 2000, pp. 72–73.
[4] J. Kedzierski et al., “Complementary Silicide Source/Drain Thin-Body MOSFETs for the 20 nm Gate Length Regime.” in Proc. IEEE Int. Electron Devices Meeting, 2000, pp. 57–60.
[5] C. Hu, “Scaling CMOS Devices Through Alternative Structures,” Science in China (Series F). February 2001, 44 (1) 1–7
[6] Y-K. Choi et al., “Ultrathin-Body SOI MOSFET for Deep-Sub-Tenth Micron Era,” IEEE Electron Device Letters, vol. 21, no. 5, pp. 254–255, May 2000.
[7] X. Huang et al., “Sub 50-nm FinFET: PMOS,” in Proc. IEEE Int. Electron Devices Meeting, 1999, pp. 67–70.
[8] F.-L. Yang et al., “25 nm CMOS Omega FETs,” in Proc. IEEE Int. Electron Devices Meeting, 2002, pp. 255–258.
[9] F.-L. Yang et al., “5 nm-Gate Nanowire FinFET,” in Proc. Symp. VLSI Technol., 2004. pp. 196–197.
[10] K. J. Kuhn, “Considerations for Ultimate CMOS Scaling,” IEEE Transactions on Electron Devices, vol.59, no.7, pp.1813–1828, Jul. 2012.
[11] K. Sato and Y. Yasumura, “Study of the Forward I–V Plot for Schottky Diodes with High Series Resistance,” J. Appl. Phys., vol. 58, no. 9, pp. 3655–3657, Nov. 1985.
[12] T. C. Lee, S. Fung, C. D. Beling, and H. L. Au, “A Systematic Approach to the Measurement of Ideality Factor, Series Resistance, and Barrier Height for Schottky Diodes,” J. Appl. Phys., vol. 72, no. 10, pp. 4739–4742, Nov. 1992.
[13] G. J. Gaston and I. G. Daniels, "Efficient extraction of metal parasitic capacitances", Proc. ICMTS, pp.157 -160 1995
[14] A. Deutsch, et al., "Modeling and characterization of long on-chip interconnects for high-performance microprocessors", IBM J. Res. Develop., pp.547 -567 1995
[15] P. R.,Brien and T. Savarino, "Modeling the driving-point characteristic of resistive interconnect for accurate delay estimation", Proc. ICCAD, pp.512 -515 1989
[16] J. Cong, et al., "Analysis and justification of a simple, practical 2.5-D capacitance extraction methodology", Proc. Design Automation Conf., pp.627 -632 1997
[17] N. D. Arora, K. V. Raol, R. Schumann, and L. M. Richardson, "Modeling and extraction of interconnect capacitances for multilayer VLSI circuits", IEEE Trans. Computer-Aided Design, vol. 15, pp.58 -67 1996
[18] R. Hokinson, B. Benschneider, M. Arneborn, D. Clay, J. Clouser, S. Dumford, V. Kalathur, V. Kalidindi, S. Kovvali, J. Krause, S. Maresh, B. Munger, N. O,Neill, I. Pragaspathy, W. Qin, R. Sasamori, S. Sayadi, T. Singh, J. Tang, and M. Tracz, "Design and migration challenges for an Alpha microprocessor in a 0.18 copper process", Int. Solid-State Circuits Conf. Tech. Dig., vol. 460, pp.320 -321 2001
[19] P. Vitanov, T Dimitrova and I. Eisele, ”Direct capacitance measurements of small geometry MOS transistors”, dcsigii rulc CMOS ring oscillators”, Elcctronics letters, 4th Microelectronics Journal, Vol. 22, Nos 7-8, pp. 77-89,1991.
[20] C. Kortekaas, "On-Chip Quasi-static Floating-gate Capacitance Measurement Metho" , Proc. IEEE Int. Conf. on Microelectronic Test Structures, pp, 109-113, Vol. 3, March 1990.
[21] B. Laquai, H. Richter and B. Hofflinger, ”A new method and Test Structure for easy determination of femto-Farad On-Chip capacitances in a MOS process”, Proc. IEEE Int. Conf. on Microelectronic Test Structures, Vol. 5, pp. 62-66, March 1992
[22] M. Yoshimi et al., ”Study of the operation speed of half-micron dcsigii rulc CMOS ring oscillators”, Elcctronics letters, 4th february 1988, Vol. 24, No 3.
[23] A. Khalkhal, P. Girard and P. Nouet, ”New Test Structures for On-Chip absolute and accurate measurement of capacitances in a CMOS process”, Proc. IEEE Int. Conf. on Microelectronic Test Vol.7 pp. 130-1347 March 1994
[24] R. Lorival and P. Nouet, ”A Test Chip for MOS transistor capacitance characterization”, This conference.
[25] Willem de Lange, ”Accurate determination of CMOS capacitance parameters using multilayer structures”, Proc. IEEE Int. Conf. on Microelectronic Test Structures, Vol. 5, pp. 57-61, March 1992.
[26] J. C. Chen, B. McGaughy, D. Sylvester, and C. Hu, "An on-chip, atto-farad interconnect charge-based capacitance measurement (CBCM) technique", Proc. IEDM, pp.69 -72 1996
[27] D. Sylvester, J. C. Chen, and C. Hu, "Investigation of interconnect capacitance characterization using Charge-Based Capacitance Measurements (CBCMs) technique and three-dimensional simulations", IEEE J. Solid-State Circuits, vol. 33, pp.449 -453 1998
[28] D. Sylvester, J. C. Chen, and C. Hu, "Investigation of interconnect capacitance characterization using Charge-Based Capacitance Measurement (CBCM) technique and 3-D simulation", Proc. IEEE Custom Integrated Circuits Conf., pp.491 -494 1997
[29] Yao-Wen Chang; Hsing-Wen Chang ; Chung-Hsuan Hsieh ; Han-Chao Lai ; Ta Cheng Lu ; WenChi Ting ; Ku, J. ; Chih-Yuan Lu, “A novel simple CBCM method free from charge injection-induced errors”, Electron Device Letters, IEEE, Vol.25, Issue 5, pp.262-264
[30] Yao-Wen Chang ; Hsin-Wen Chang ; Chih-Yuan Lu ; Ya-Chin King ; WenChi Ting ; Ku, Y.-H.J. ; Chih-Yuan Lu, “Interconnect capacitance characterization using charge-injection-induced error-free (CIEF) charge-based capacitance measurement (CBCM)”, Semiconductor Manufacturing, IEEE Transactions on, Vol.19, Issue 1, pp50-56.