帕金森氏症是一種常見的神經失調疾病，由於神經細胞的退化，使得神經的運動調節功能喪失，導致患者產生身體不規律顫抖、運動遲緩等症狀。深層腦部電刺激是將電極植入病患腦部的特定區域，藉由提供特定頻率的電刺激，來有效地抑制腦部不正常的神經電訊號或刺激神經細胞活性。
近幾年來，人們致力於發展植入式腦機介面系統。腦機介面系統結合了記錄單元與刺激單元，藉由記錄單元偵測腦中異常訊號來進行病情診斷，並利用刺激器提供相對應的電刺激訊號來進行深層腦部電刺激，以抑制腦部不正常放電，而其無線傳輸方式的設計則可避免裝置穿過病患皮膚可能造成的感染。植入式裝置必須操作在低電壓下，以符合低功耗的需求，但仍須產生高電壓以供刺激，因此在系統中需要升壓電路來將低供應電壓轉換成高電壓。
本論文提出一個應用於腦機介面中，可提供深層腦部電刺激治療的電流可調式神經刺激器。採用電荷幫浦作為升壓電路，並藉由回授機制調整輸出電壓，可藉由5 位元的電壓控制訊號來改變刺激電壓，在僅需1V供應電源的情況下，可提供3V~8V的輸出電壓，並且在輸出端設計4位元可調控刺激電流架構來決定刺激治療之電流。此外，本論文使用並建立可整合於標準製程中的耐高壓電晶體─汲極延伸金氧半場效電晶體之HSPICE模型，來做為刺激電壓輸出端的切換開關，以提供雙向的輸出。
本系統於TSMC 0.18μm CMOS 製程實現，經由量測驗證晶片並與模擬結果比較，分析並提出更進一步的改良方式。
 

Parkinson’s disease (PD) is a common neurodegenerative disorder. The motor symptoms such as tremor and bradykinesia result from the degeneration of dopaminergic neurons in the substantia nigra. Deep brain stimulation (DBS) is a new therapy for Parkinson’s disease. By implanting electrodes to particular regions of the brain and giving electrical impulses with specific frequency, DBS can suppress the abnormal electrical impulses and induce neuronal activity.
The brain machine interface (BMI) consisting of both recording unit and stimulator are well developed. BMI can record and detect the abnormal signal in brain of the patient, and then, give the corresponded stimulation. Without wires penetrating animal bodies, the wireless implanted device can prevent patient from infection, while the operating voltage should be lower to reduce power consumption. However, the stimulator has to provide high voltage for effective stimulation, so a voltage multiplier is indispensable.
This work proposes a current-tunable stimulator combined with CMOS-compatible high-voltage transistors, i.e. drain-extended MOS (DEMOS). With a supply voltage of 1V, the output voltage can vary from 3V to 8V, according to 5-bit digital control signal. This work also design 4-bit digital control current-tunable stimulator. Building DEMOS HSPICE model, Applying DEMOS allows it to be integrated with the BMI system in one chip. The chips are implemented in a TSMC 0.18μm CMOS process to verify the proposed stimulator design.
 

目錄
摘要 1
ABSTRACT 3
致謝 5
目錄 6
圖目錄 8
表目錄 11
第一章 緒論 12
1.1 研究背景 12
1.2 研究貢獻 13
1.3 章節概述 13
第二章 文獻回顧 14
2.1 耐高壓疊加電路 14
2.2 相容於邏輯製程之耐高壓元件DEMOS 16
2.3 LDMOS功率電晶體元件設計、特性分析及其模型建立 17
2.4 高壓神經電流刺激驅動電路 19
2.5 總結 22
第三章 汲極延伸金氧半場效電晶體之直流量測與模型探討 23
3.1 汲極延伸金氧半場效電晶體(DEMOS)結構與量測資料 23
3.1.1 汲極延伸金氧半場效電晶體(DENMOS)量測資料 24
3.1.2 汲極延伸金氧半場效電晶體(DEPMOS)量測資料 28
3.2 可變電阻模型預測與驗證 31
3.2.1 DENMOS 可變電阻模型 33
3.2.2 DEPMOS 可變電阻模型 38
3.3 電晶體式可變電阻模型預測與驗證 42
3.3.1 DENMOS物理模型推導 42
3.3.2 DENMOS汲極電流與閘極電壓圖驗證(ID-VG) 45
3.3.3 DEPMOS物理模型推導 46
3.3.4 DEPMOS汲極電流與閘極電壓圖驗證(ID-VG) 49
3.4 與疊加耐壓電路比較 50
3.5 總結 51
第四章 可控電流之神經刺激電路設計 52
4.1 系統架構 52
4.2 電路架構 53
4.2.1 電荷幫浦(charge pump) 53
4.2.2 數位類比轉換器(DAC) 55
4.2.3 比較器 56
4.2.4 電壓控制振盪器 56
4.2.5 數位控制單元 57
4.2.6 刺激輸出可控電流電路 58
4.3 電路模擬結果 60
4.3.1 數位類比轉換器(DAC)模擬結果 60
4.3.2 比較器模擬結果 62
4.3.3 電壓控制振盪器模擬結果 63
4.3.4 總電路模擬結果 64
4.4 晶片佈局與規格 66
4.5 電路量測結果 69
4.5.1 數位類比轉換器量測結果 69
4.5.2 電荷幫浦量測結果 70
4.5.3 總電路輸出量測 71
4.6 實驗結果討論 72
第五章 結論與未來展望 73
5.1 結論與未來展望 73
參考文獻 74
 
圖目錄
圖 1.1.1 植入腦機介面系統的示意圖 13
圖 2.1.1 自我控制電壓之N型疊加耐壓架構圖[5] 14
圖 2.1.2 升壓過程M1、M2、M3之汲極電壓圖[5] 15
圖 2.1.3升壓過程M1、M2、M3之閘極電壓圖[5] 15
圖 2.2.1 DENMOS截面圖[8] 16
圖 2.2.2 DEPMOS截面圖[8] 17
圖 2.3.1 NMOS 汲極延伸之耐高壓元件截面圖[9] 18
圖 2.3.2 使用BSIM3模型模擬值與量測實際值之比較圖[9] 18
圖 2.3.3 飄移可變電阻(RDRIFT)之模型圖[9] 19
圖 2.4.1 雙向電流刺激示意圖以及其輸出波型 20
圖 2.4.2 電流式數位類比轉換器及電流鏡架構[10](IDAC WITH CURRENT MIRROR) 21
圖 2.4.3電流式數位類比轉換器使用在輸出路徑之電路架構[10] 21
圖 2.4.4 主動回授(ACTIVE FEEDBACK)增加輸出阻抗之電路架構[10] 22
圖 2.4.5 使用電流式數位類比轉換器增加線性度之電路架構[10] 22
圖 3.1.1 DEPMOS架構圖 23
圖 3.1.2 DENMOS架構圖 23
圖 3.1.3 VD=1V-3V之ID-VGS量測結果 25
圖 3.1.4 VD=1V-3V之ID-VGS 量測平均以及標準差 25
圖 3.1.5 VG=3V-6V之ID-VDS量測結果 26
圖 3.1.6 VG=3V-6V之ID-VDS量測平均以及標準差 27
圖 3.1.7 VG=3V-6V之IG-VDS量測結果 28
圖 3.1.8 VSD=1V-3V之ISD-VSG量測結果 29
圖 3.1.9 VSD=1V-3V之ISD-VSG量測值平均及標準差 29
圖 3.1.10 VSG=3V-6V之ID-VSD 量測結果 30
圖 3.1.11 VSG=3V-6V之ID-VSD 量測值平均 30
圖 3.2.1 DENMOS可變電阻模型 31
圖 3.2.2 DEPMOS可變電阻模型 32
圖 3.2.3 DENMOS萃取電阻分析方法圖 32
圖 3.2.4 DEPMOS萃取電阻分析方法圖 33
圖 3.2.5 電阻與汲極電壓關係圖(VG=3V) 33
圖 3.2.6 模型中間值(VK)與汲極電壓關係圖(VG=3V) 34
圖 3.2.7電阻與汲極電壓關係圖(線性區)(VG=3V) 34
圖 3.2.8 不同閘極電壓之可變電阻曲線 35
圖 3.2.9 DENMOD模型與實際量測比較圖 37
圖 3.2.10 DENMOS模擬與實際量測誤差值 37
圖 3.2.11電阻與汲極電壓關係圖(VSG=3V) 38
圖 3.2.12電阻與汲極電壓關係圖(線性區)(VG=3V) 39
圖 3.2.13不同源極閘極電壓差之可變電阻曲線 39
圖 3.2.14 DENMOD模型與實際量測比較圖 41
圖 3.2.15 DENMOS模擬與實際量測誤差值 41
圖 3.3.1 量測與模擬閥值電壓0.4V之比較圖 42
圖 3.3.2量測與模擬閥值電壓1.4V之比較圖 43
圖 3.3.3 電子聚集示意圖 43
圖 3.3.4 二次導通模型物理架構 44
圖 3.3.5 汲極電流與閘極電壓量測與模型比較圖 45
圖 3.3.6 模型與量測值誤差圖 46
圖 3.3.7量測與模擬閥值電壓-0.7V之比較圖 46
圖 3.3.8量測與模擬閥值電壓-1.3V之比較圖 47
圖 3.3.9電洞聚集示意圖 47
圖 3.3.10 二次導通模型物理架構 48
圖 3.3.11 汲極電流與閘極源極電壓差比較圖 49
圖 3.3.12 汲極電流模型與量測誤差圖 50
圖 4.1.1 神經電流刺激系統架構圖 52
圖 4.2.1 單級CCTS電路架構(CLK1=1,CLK2=0) 54
圖 4.2.2 單級CCTS電路架構(CLK1=0,CLK2=1) 54
圖 4.2.3 10級電荷幫浦電路架構圖 55
圖 4.2.4 五位元電阻式數位類比轉換器架構圖 55
圖 4.2.5 比較器架構圖 56
圖 4.2.6 比較器示意圖 56
圖 4.2.7 電壓控制振盪器電路架構圖 57
圖 4.2.8 數位控制電路架構圖 57
圖 4.2.9 刺激輸出可控電流電路示意圖 58
圖 4.2.10 4位元電流可控刺激電路 59
圖 4.2.11 電壓位準轉換器(LEVEL SHIFTER) 59
圖 4.3.1晶片DAC輸出電壓模擬結果 61
圖 4.3.2差動非線性誤差(DNL)及積分飛線性誤差(INL) PRE-SIMULATION結果 61
圖 4.3.3 差動非線性誤差(DNL)及積分飛線性誤差(INL) POST-SIMULATION結果 61
圖 4.3.4比較器AC特性模擬結果 62
圖 4.3.5 晶片比較器輸出訊號模擬結果 63
圖 4.3.6 晶片VCO輸入電壓與輸出時脈頻率關係模擬結果 63
圖 4.3.7 10級電荷幫浦輸出PRE-SIMULATION結果 64
圖 4.3.8 10級電荷幫浦輸出POST-SIMULATION結果 65
圖 4.3.9 電流雙向刺激電路輸出PRE-SIMULATION結果 65
圖 4.4.1電流神經刺激電路晶片佈局圖 66
圖 4.4.2 電流神經刺激電路晶片腳位分佈圖 67
圖 4.5.1 DAC輸出電壓模擬與量測結果 69
圖 4.5.2差動非線性誤差(DNL)及積分非線性誤差(INL)量測結果 69
圖 4.5.3電荷幫浦輸出量測結果 70
圖 4.5.4 電流刺激輸出結果 71
圖 4.5.5 輸出刺激電流量測值 72




























表目錄
表 3.1.1 固定閘極偏壓下電晶體各極之電流 24
表 3.2.1 DENMOS不同閘極電壓下之可變電阻參數表 36
表 3.2.2不同閘極電壓下之可變電阻參數表 40
表 3.4.1 疊加架構與單一耐壓元件比較表 50
表 4.3.1晶片比較器規格模擬結果 62

參考文獻
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